因为静态重构将整个内部的逻辑单元都重新配置，此时FPGA被挂起不能执行正常操作，重构完成后才能恢复工作，影响系统实时性。动态重构在系统运行中能实时全部或部分重构，且不中断正常逻辑输出，因而更有灵活性和高速度。大多数FPGA都是基于LUT查找表结构，它们只适用于静态重构，通过向LUT一次下载全部配置数据而设定FPGA的逻辑功能。根据FPGA的容量不同、配置方式不同，全部重构时间为几ms到几秒不等。对于常规FPGA来说，重载方式多种多样。在系统调试阶段，一般是通过JTAG电缆从主机下载配置数据，调试结束后正式运行时一般是将配置数据放在串行PROM中，上电时向FPGA加载逻辑。但对于系统实际运行还有一些更快更灵活的配置方式。

可以缩短FPGA的重构时间，实现灵活重构。如ALTERA公司的FPGA可采用串行被动(PS)方式配置，对于2万逻辑门规模的EP1K10配置数据为20KB，在30MHz的配置时钟下只要5ms即可全部重构。这个速度虽然比不上动态配置的FPGA，但也比JTAG下载、串行PROM配置方式快多了，姑且称之为准动态重构(bogusdynamicrestructuring)。而且在许多系统中FPGA并不时刻都在工作，而是以一定的重复频率执行任务，只要在FPGA的空闲时间来得及对其进行重新配置，那么在系统宏观的角度就可以认为是动态配置的，即实时重构。近年来，随着FPGA技术的发展。支持重构的FPGA器件新品迭现。